机译:通过增加PtSi肖特基势垒源/漏FET中的衬底掺杂来降低肖特基势垒高度
机译:具有自对准PtSi源/漏和电结的高性能p沟道肖特基势垒SOI FinFET
机译:具有硅化肖特基势垒源和重掺杂n型沟道和漏极的n型非对称肖特基势垒晶体管的特性
机译:PtSi / n-Si肖特基二极管中衬底掺杂引起的空穴势垒降低及其对PtSi源/漏SBFET的影响
机译:0.1微米以下的PtSi肖特基源极/漏极MOSFET。
机译:用于高速开关应用的三层石墨烯纳米带肖特基势垒FET的分析模型
机译:肖特基 - 屏障高度降低了PTSI肖特基势垒源/漏流体中的衬底掺杂的增加